参考文献：
¶ Latch-UP 机制
¶ PNPN 闩锁
主要是闩锁解制就是 PNPN 结构，其对应关系如下：
- PMOS SOURCE，P+，PNP-Emitter
- PMOS WELL，NW，PNP-Base，NPN-Collector
- NMOS WELL，PW，NPN-Base，PNP-Collector
- NMOS SOURCE，N+，NPN-Emitter
通俗理解，Emitter 的大电压，或者大电流注入，产生的载流子进入到了衬底，在衬底电阻 Rn/Rp 上产生压降，从而实现了持续导通。
至于对 LU 的测试方法，定性分析，触发条件的分类研究，个人感觉对电路设计的意义不大，说来说去其实就是就3点：大扰动，阱电阻 IR，PNPN 持续导通。
¶ NPN 闩锁
另外一种是 NPN 闩锁。在电路设计中，我们通常不会让 NMOS 的 Drain 直接接电源，总是会通过 PMOS 或者 RES 后，再去接到电源。不过如果 VDD 是一个 IO 到芯片外部，还是会有这种情形的。
¶ 闩锁效应的改善方法
¶ 减小 Rn 和 Rp
active area 与 well contact 尽可能靠近一点，减少 S1,S2,S3,S4，这样可以减小阱电阻的长度；同时增大 well contact/Tap 的宽度，增大 W1,W2,W3,W4，也能减小阱电阻电阻率；（图 8-1，图 8-2）
在工艺上，通过外延的方式，即在重参杂的 P 衬底上，外延出轻摻杂的 P-TYPE 外延层（图 8-12）。这样整个 Rp 的电阻会比较小。
同理，重参杂的 NBL 可以降低 Rn 电阻（图 8-13），只是相比外延工艺下更厚的重参杂 P-SUB，由于 NBL 一般一般比较薄，所以作用有限。
倒阱工艺也是同理（图8-16），在深层区域是重参杂，从而减小等效电阻率。但是其初衷是为了减少漏源耗尽区的宽度，防止短沟道器件的漏源穿通。
¶ 减少电流增益 βn / βp
βnβp<1 是防止 CMOS 寄生 PNPN 发生闩锁效应的必要充分条件，最直接减小 βn βp 的方法是增大寄生 Bipolar 的基区宽度，增大S1，S2（图8-8，图8-9）。那这个就和减少 Rn Rp 略微有些冲突，只不过降低 Rn, Rp 是通过减少 Active Area - Well Contact/Tap 的间距，而降低 βn, βp 是通过增大 Active Area - Well Edge 的距离。
¶ 阱接触环与载流子收集环
通过在 NMOS 和 PMOS 之间，增加各自的 WELL CONTACT/TAP（图 8-6），可以吸收表面的 In2 和 Ip2 电流 （图8-7）。
个人理解，从电压的角度来看，在 NW/PW 相邻处的 PW 和 NW，可以将 PNP 的 BASE N 钳位在 VDD，将 NPN 的 BASE PW 钳位在 GND，从而使其不具备开启条件。
更进一步的，可以在 NMOS 的 PW 上增加 PW TAP 的 GuardRing 后，再给 PW 加上一个 NW-nTap 的 GuardRing（既有 Guard Deivce 有源区的，还有 Guard Well 的）。
- 接 GND 的 PW-pTap 是 P-sub 的 majority guardring，主要是收集 P-sub 的多子空穴，防止空穴被旁边 NMOS 的 PW 收集，也就是寄生 PNP 的 P-Collector 或者也可以说是寄生NPN 的 P-Base，创造一个伪 Collector。
- 接 VDD 的 NW-nTap 是 P-sub 的 minority guradring，主要是收集 P-sub 的少子电子，防止电子被旁边 PMOS 的 NW 收集，也就是寄生 NPN 的 N- Collector 或者也可以说是寄生 PNP 的 N-Base，创造一个伪 Collector。
个人理解，以上分析，温德通对 PMOS 和 NMOS 之间 WELL TAP 的解释机理是一样的。那这样再 NMOS 和 PMOS 之间就有 4 条 GuardRing 了，岂不是双重保护？那为啥不直接将 WELL-TAP 做宽一点，提高吸收载流子的能力，何必再多加两条呢？
¶ 在 IO 与内部电路之间串联 200 Ω 电阻
在内部电路，如果总是遵顼以上准则，那内部的面积利用效率是非常低的。闩锁的触发条件一般时得有大的电压/电流注入，所以通过 200Ω 电阻限制外部干扰进入内部的电流，从而内部尤其是数字电路，将不用特别注意 LU 的设计规则了。
¶ PDK LU Design Rule
温德通在第 9 章解释了某 0.18um Mixed Signal 工艺的 LU Design Rule
¶ IO 电路 NMOS / PMOS 有源区间距
要求 IO 电路中的 NMOS 和 PMOS 的有源区间距 S1 ≥ 11um，这个主要目的是通过增大 BASE 使得 βnβp< 1
¶ IO 电路 NMOS / PMOS WELL-Contact-GuardRing
首先必须增加阱接触且需要接到对应的电位，且阱接触环的宽度至少要求 W1，W2 ≥ 2um。宽度的目的是降低等效 Rn，Rp 的阻值；要求 NW-nTap 接电源以及 PW-PTap 接地是为了保证对载流子的收集
¶ IO电路少子和多子保护环
LU Design Rule 要求对每个 PMOS 的 NW 增加 GND PW-GuradRing；强制要求 每个 NMOS 的 PW 增加 VDD NW-GuradRing；且 GuardRing 的宽度度 W3，W4 ≥ 2um。
¶ IO 到内部有源区间距以及载流子收集环
IO 电路有源区到内部电路有源区的间距 S2 ≥ 30um，而且必须加上 W5 ≥ 5um 接到对应电位的 GND-PW-GuradRing 和 VDD-NW-GuradRing。
¶ 尚待理解
以下内容有待深入理解
- 8.2.3节提到的 SOI 工艺彻底隔绝 NMOS/PMOS 应该仅限于先进工艺；
- 8.2.4节提到的深沟槽隔离（DTI）这个有待分析当前工艺是否支持；
- 在数中 8.3.2 节提到反偏阱的方法来优化闩锁，没完全理解晦涩的势垒理论；