I D , l i n e a r = μ n C o x W L [ ( V G S − V t h ) 2 − V D S 2 2 ] I D , s a t u r a t e = μ n C o x 2 W L ( V G S − V t h ) 2 ( 1 + λ V d s ) I D , w a k e i n v e r s i o n = I D 0 exp ( V g s n V t ) , n ≈ 1.5 I D , l i n e a r I D , s a t u r a t e I D , w a k e i n v e r s i o n = μ n C o x L W [ ( V G S − V t h ) 2 − 2 V D S 2 ] = 2 μ n C o x L W ( V G S − V t h ) 2 ( 1 + λ V d s ) = I D 0 exp ( n V t V g s ) , n ≈ 1 . 5
漏电流，由于n i n i
I l k = q A j 2 1 τ 0 n i x d = q A j 2 1 ( τ n + τ p ) 2 N c N v exp ( − E g 2 k T ) 2 ε ( φ 0 + V R ) q N A I l k = 2 q A j τ 0 1 n i x d = 2 q A j 2 ( τ n + τ p ) 1 N c N v exp ( − 2 k T E g ) q N A 2 ε ( φ 0 + V R )
在夹断点处V G C = V t h V G C = V t h V G C V G C V t h V t h
V R = V D C = V D G − V C G = V D G + V t h V R = V D C = V D G − V C G = V D G + V t h
由PN结深公式，可以得到由于Drain (n) 与 Chanel (p) 之间的夹断后的PN结耗尽区长度
x d = 2 ε ( N A + N D ) ( φ 0 + V R ) q N A N D = 2 ε ( φ 0 + V R ) q N A = 2 ε ( φ 0 + V D G + V t h ) q N A = 2 ε ( φ 0 + V D S + V S G + V t h ) q N A ⇒ V e f f = V G S − V t h 2 ε ( φ 0 + V D S − V e f f ) q N A x d = q N A N D 2 ε ( N A + N D ) ( φ 0 + V R ) = q N A 2 ε ( φ 0 + V R ) = q N A 2 ε ( φ 0 + V D G + V t h ) = q N A 2 ε ( φ 0 + V D S + V S G + V t h ) V e f f = V G S − V t h q N A 2 ε ( φ 0 + V D S − V e f f )
等效沟道长度是
L e f f = L − x d L e f f = L − x d
V d s V d s I D I D
λ = ∂ I D ∂ V d s = ∂ I D ∂ L e f f ∂ L ∂ V ds = 1 2 L 2 ε ( φ 0 + V D S − V eff ) q N A λ = ∂ V d s ∂ I D = ∂ L e f f ∂ I D ∂ V ds ∂ L = 2 L 1 q N A 2 ε ( φ 0 + V D S − V eff )
V t h = V t h 0 + γ ( V SB − ∣ 2 φ F ∣ − ∣ 2 φ F ∣ ) V t h = V t h 0 + γ ( V SB − ∣ 2 φ F ∣ − ∣ 2 φ F ∣ )
γ = 2 q N A ε C o x γ = C o x 2 q N A ε
NMOS衬底一般是p-type注入，掺杂浓度为N A N A
φ F = k T q ln ( N A n i ) n i = N c N v exp ( − E g 2 k T ) φ F = q k T ln ( n i N A ) n i = N c N v exp ( − 2 k T E g )
Short Channel Effect会有以下几个影响：
由于较大的Vgs以及很小的Length，会产生一个lateral electric fields，会影响effective channel depth以及造成更多的electron collision，同时由于电场的作用carrier velocity趋向于饱和，也影响了电子迁移率。这将导致IV特性曲线从平方律的关系向线性退化。
随着Vds电压升高，Drain侧Depletion region会增加， 离Source的Depletion region越来越近，“电力线”从漏穿越到源，导致source的势垒减小，导致电流增大，导致Vth降低，导致输出阻抗下降。
高速high-velocity的载流子通过电离和雪崩效应ionization and avalanching产生新的电子空穴对electron-hole pairs，其中holes被substrate收集，产生了Drain到substrate的电流，表现为有限的drain-to-ground impedance，这是cascode增益限制的主要原因。Substrate电流可能会引起latch-up；Electron有足够高的能量后会tunnel薄的栅氧 thin gate oxide，造成dc gate current，甚至会shift threshold voltage，这是限制MOS管长期可靠性的主要原因之一；Electron有足够高的能量可能会punch-through from drain to source，让effective channel length几乎等于0，有了不受扩散电流机制限制的unlimited current flow，这会导致输出阻抗的下降甚至损坏器件。
g m = μ n C o x W L V e f f = 2 μ n C o x W L I D = 2 I D V e f f g m = μ n C o x L W V e f f = 2 μ n C o x L W I D = V e f f 2 I D
g s = γ g m 2 V S B + ∣ 2 φ F ∣ g s = 2 V S B + ∣ 2 φ F ∣ γ g m
g d s = λ I d s = 1 2 L 2 ε ( φ 0 + V D S − V e f f ) q N A I d s g d s = λ I d s = 2 L 1 q N A 2 ε ( φ 0 + V D S − V e f f ) I d s
Cut-off
Linear
Saturation
C_
C_
C_{gc}/2+C_
2C_{gc}/3 + C_
C_
C_
C_{gc}/2+C_
C_
C_
C_
0 0 0 0
C_
C_
{C_{jc} }/{2} + C_
2C_{jcb}/{3} + C_
C_
C_
{C_{jc} }/{2} + C_
C_
此时沟道没有电荷，bulk作为栅电容的另一端；栅电容式 gate oxide和depletion电容的串联：
当V G S < V T H V G S < V T H C G C B C G C B C G C C G C C C B C C B C G B C G B C o x W ( L − 2 L o v ) C o x W ( L − 2 L o v )
当V G S V G S C G B = C o x W ( L − 2 L o v ) C G B = C o x W ( L − 2 L o v )
在V G S = 0 V G S = 0
此时沟道channel已经形成，作为了栅电容的另一个端口，此时C G C B C G C B
同时将栅氧电容均分给了source和drain端；
此时改变V S V S V G C V G C V t h V t h
改变V D V D
左图，当V D S = 0 V D S = 0 V G S V G S
右图，当作放大管用的时候，从线性区到亚阈值区再到饱和区的栅电容的变化。
Fringe/Overlap电容，包括了Overlap电容本身，以及侧边的fringe电容
结电容包括三个部分：
底部的，area cap，C b o t t o m = C j L s W C b o t t o m = C j L s W
侧壁电容，sidewalls，perimeter cap，C s w = C j s w ( 2 L s + W ) C s w = C j s w ( 2 L s + W )
栅极边缘电容，gate edge，C g e = C j g a t e W C g e = C j g a t e W
对结电容，一个简单的理解是，越是反偏，空间电荷区约宽，相当于电容两个极板的间距越大，电容越小。
绿色：NMOS的底部结电容，随偏置电压升高而减少；
紫色：NMOS的侧边结电容，随偏置电压升高而较少；
蓝色：PMOS的底部结电容，随偏置电压升高而增加；
红色：PMOS的侧边结电容，随偏置电压升高而增加；
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