以下内容来自于 《集成电路制造工艺与工程应用》，温德通。这本书最大的特色是彩色插图，让读者能够更清晰地看到器件结构，理解工艺的目的。作为 Design House 的 Analog Circuit Designer，我们可以更倾向于了解工艺背后的动机与达成的效果，对于工艺实现本身，或许意义不太大。本文主要 rephrase 了书中第三章；
¶ 1 Device Isolation
¶ 1.1 PN 结隔离
最基本的是 PN 反偏的隔离技术，如图所示的 bipolar 工艺中，相邻的两个 NPN，依靠 PW 作为隔离，但是会存在两个问题：
- 两个Collector 的 n-type 区域在高电压下，形成的 depletion 区会让 PW 的隔离穿通（左图，深灰色部分），因此越是高压的场景，所需要的 PW 的间距就越大，即使不是高压的场景，器件密度难以提高；
- 另外一个问题是右图红色圆圈的区域，会形成寄生的 NMOS，金属互连线是 Gate，ILD是栅氧隔离介质层，PW 是沟道；这个是高压下的问题（两个不太好的解决办法是要不提高PW的掺杂浓度以提高VTH，提高浓度会让提高Collector-PW的寄生电容；更可取的方法是提高ILD的厚度）
¶ 1.2 LOCOS 隔离
LOCOS 是硅局部氧化，其实这个和PW隔离差不多，同样会有 depletion 区造成彼此穿通和寄生NMOS的问题；
此外还会造成鸟嘴与白带效应，只能在LOCOS厚度与该效应之间折中。
- 鸟嘴效应会将氧化层嵌入到器件有缘区当中，减少器件的有效宽度。
- 白带效应指的是在通过高温十氧环境下，阻挡的薄膜 Si3N4 生成了 NH3 会扩散到 Si/SiO2下面再次生成 Si3N4，遗留在下面形成白带（通过 Sacrificial Pre-Gate Oxide的额外工序减小白带效应）；
¶ 1.3 STI
广泛应用于 0.25um 以下特征尺寸工艺的隔离技术是 Shallow Trench Isolation，如下图所示
虽然 STI 仍然会有 Depletion 区高压穿通和寄生NMOS的问题，但是在5V下没有问题；主要的问题在于 STI 挤压应力的LDO效应和沟槽拐角形态尖锐的问题。
- LDO 效应具体见 TSMC-180nm-Parasitic-Effects-Summary 中的介绍，其实只需要用 Multiplier，不要用 Fingers 即可解决，如果非要用Finger 在两侧加上 Dummy 器件也可以改善；
- 沟道形态的问题，如上图，旁边PW的VDD电压，在右侧的尖端聚集了电流形成了副沟道，让N+和隔壁的NWLL 之间形成了相电流通路；解决办法是内部氧化，让STI的拐角变圆；
¶ 2 Hard Mask
Hard Mask 的逻辑是这样的，原来是用光刻胶去当阻挡层，适用于湿法刻蚀，但是湿法刻蚀各向同性，刻蚀的形状不是我们想要的。
于是有了干法刻蚀，利用等离子气体等方式，实现非常整齐的刻蚀凹槽。这样会有两个问题，光刻胶消耗完会被干法刻蚀消耗，而且光刻胶容易跌倒于是需要涂薄一点，但是薄了吧就更容易被消耗了
于是多几个步骤做出了 Hard Mask 这个中间层去配合他，图中粉色的部分就是 Hard Mask
¶ 3 DIBL and Channel Implantation
¶ 3.1 DIBL
Drain Induced Barrier Lowing 的意思是，在高 Drain Voltage 下，电力场线会会延申到沟道，与 Bulk 形成 Depletion 区，这个 Depletion 区如果在器件沟道长度比较短的情况下直接到达了 Source，会导致漏源直接穿通。解决办法是降低漏极 Depletion 区的宽度，具体有如下三种方式
¶ 3.2 晕环离子注入
晕环离子注入，Halo，或者 Pocket，因为其长得比较像裤子的两个口袋。如下图的第二步骤(b) 就是在进行晕环离子注入，这样做的目的是让本来是轻摻杂的 PWELL 提高浓度，从而降低 depletion 区的宽度。另外一个背景是，PWELL 的浓度正常来说从上倒下时逐渐增加的，所以下面的浓度偏低，形成的 depletion 区较大，所以主要矛盾时解决下方的 n+ 与 pwell 下区域。这种方式只用于短沟道器件，例如只需要对 0.18um 1.8V/3.3V 中的1.8V器件做 HALO，3.3V器件就不需要了
- (a) 在没有侧墙的情况下，注入 LDD，NMOS注入NLDD，PMOS注入PLDD；
- (b) 旋转侧打的方式，在NMOS中注入P离子（与阱同类型），在PMOS中注入N离子，形成一个口袋的区域；
- (c) 最后在侧墙的保护下保留 LDD 区域，重掺杂形成 Drain 和 Source,
¶ 3.3 浅漏源结深
对于更窄的器件，更好的方式是让漏源的结深变浅，这样 depletion 区就不容易从 drain 延申到 source。如下图所示，0.5um工艺的结深在0.22um，0.18um的结深0.18um，45nm的结深为0.1um，22nm UTB-SOI 工艺的结深为 6nm。实现方式是大流量低能量的粒子注入
¶ 3.4 倒摻杂阱
PWELL 的浓度正常来说从上到下是逐渐增加的，下面的浓度偏低。上面栅空能力强，下面栅控能力弱。如果将摻杂的浓度反向变过来，也是一种解决思路。但是器件表面的摻杂浓度对 VTH 有较大影响，且底部较大摻杂浓度会导致库伦散射导致载流子迁移速率降低；
¶ 3.5 WPE
原书作者在这里插入了 Well Proximity Effect，在图示下非常容易理解，由于侧边的反射，导致阱边缘的浓度偏高（表现为VTH提高），
¶ 3.6 反短沟道效应
在经典理论中，对于短沟道器件本来正电压会随着沟道距离变小而变小，但是由于 halo 的作用下，提高了 Drain/bulk 附近沟道的摻杂浓度，沟道越短的器件其相对占比越大，反而导致了越短的器件其 VTH 越大
¶ 4 HCI and DDD/LDD
¶ 4.1 HCI
Hot Carrier Injection，这个问题与 ESD 高度联系在一起, ESD-Ⅱ-Protection-Devices 中讲了不少 HCI 的问题。这里我们看到 Drain 端的电压较高，其形成的 Depletion 区也比较大，在上面接近 Gate 的区域由于栅控的存在，宽度最窄，那么在这个区域场强也越大，电子很容易被加速到非常快，这部分电流的主要的部分流入 Bulk，少部分到达Source，甚至有一部分越过 Si/SiO2的势垒到到达 Gate 导致栅漏电；
流入到衬底的电流，在 BULK RESISTANCE 的作用下提高 BULK VOLTAGE，在衬偏调制作用下降低 VTH，甚至导通了寄生的NPN，达成了 ESD 的 Snapback 机制。
¶ 4.2 Double Diffusion Drain (DDD)
改善HCI的方式是区降低降低漏栅附近的场强，其中一种思路是使用不同扩散速度的粒子区形成 Drain，不仅在纵向扩散也会在横向扩散。目的是在重掺杂的 Drain 外侧形成中等掺杂的 n+ 区域，在栅附近与 PW 形成缓变结，提高 depletion 宽度从而降低场强；但是这个会产生与 halo（晕环注入） 相反的效果，与解决DIBL的思路背道而驰，因此需要按需使用。
¶ 4.3 Lightly Doped Drain (LDD)
为了改善DDD增加结深的问题，只需要在漏栅这个局部形成缓变结即可，这里就用到了 Spacer Sidewall 技术区形成这个 LDD 区域。其侧墙的材料，为了解决寄生电容问问题，会额外增加 SiO2 和 Si3N4 的结构以降低寄生电容。
甚至到了更先进工艺下，生成了多重侧墙结构，以避免 Si3N4 应力对器件的影响
¶ 5 Salicide
Polycide 是通过 LPCVD 在多晶硅上形成金属硅化物 WSi薄膜，Polycide 只会沉积到 Poly 层表面，poly 的摻杂类型并不会影响 polycide 的阻值；
Salicide 是对降低漏源的阻抗而进行的，是在完成漏源粒子注入之后进行的步骤。其材料与退火温度与金属的熔点相关，长沟道工艺是 Ti-Salicide，0.18um~65nm 工艺主要是 Co-Sailicide，65nm以下的工艺使用 NiPt-Salicide。
与之相关的 ESD 应用中，由于Ballasting 的要求，需要来开 Drain-Contact to Gate 的间距实现一定阻抗，我们是期望 Drain 端的 diffusion 电阻有一定阻抗的。这里就需要用到 Salicide 阻挡层了，称之为 SAB (Salicide Self-Aligned Block) ，或者RPO (Resist Protection Oxide)
¶ 6 ESD Implant
由于LDD的存在，ESD事件下，容易在这里形成尖端放电，损坏ESD结构。有两种方法解决该问题，无论是哪种 ESD-IMP，都是在解决NMOS的ESD问题
- n-type ESD IMP
- p-type ESD IMP
n-type ESD IMP 方法在注入 LDD 时，增加注入的深度，避免产生突出的结构
p-type ESD IMP 是在 Drain 下面注入高浓度 p+，让Drain下方形成的PN结的 depletion 区更窄，降低其击穿电压，让其先于 LDD 结构被击穿从而实现对 LDD 结构的保护。
¶ 7 后端工艺
¶ 7.1 Metal Interconnect
金属互连线，选择材质的考虑是电阻率、台阶覆盖率和电迁移率，
- 电阻率，铜1.678uΩ·cm< 铝2.65uΩ·cm < 钨8uΩ·cm；由于 CMP 等技术的发展，可以使用 Cu 作为互连材料，
- 台阶覆盖率也是相同趋势，铜< 铝 < 钨。金属铝有较好的台阶覆盖率，意思是器件表面高高低低有很多台阶，那么金属在上面形成的时候，台阶侧面的覆盖可能会不如台阶上面的覆盖。"侧面厚度/上面厚度" 这个比例称之为台阶覆盖率。
- 电迁移率，铝 (13)< 铜 (29) < 钨(74)，相对原子质量越大，越不容易发生电迁移。实际使用中会使用 TiN-Al-TiN 的三明治结构减轻 Electronmigration，以及 “铝穿刺”现象。
铝穿刺问题如下，另外一种解决办法是在铝当中加入1% 的Si，之所以是1% 是因为 Si 在 Al 的饱和溶解度大约是 1%，也是因为这 1% 的可溶性导致了铝穿刺问题。
¶ 7.2 ILD/IMD/Pssivation
- 层间介电层，ILD（Inter Layer Dielectric）；
- 金属间介电层，IMD（Inter Metal Dielectric），也会区分IMD1，IMD2，IMD3，通常为 ULK SiOH 材料
- 钝化层，Pssivation，常用材料为 USG 和 Si₃N₄
| 缩写 | 全称 | 中文 | 用途 |
|---|---|---|---|
| USG | Undoped Silicate Glass | 未掺杂硅酸盐玻璃（SiO₂） | 就是普通的SiO2； 早期工艺的ILD，介电常数3.9~4.2； 稳定性强、可靠性高，但电容较大 |
| FSG | Fluorine-doped Silicate Glass | 氟掺杂硅酸盐玻璃 | 在 USG 基础上掺杂氟（F），可降低介电常数到 3.4～3.6； 用于低K要求的ILD |
| BPSG | Boron phosphorus silicate Glass | 硼磷硅玻璃 | 掺杂了硼（B）和磷（P）的 SiO₂，更容易流动（reflow）； 用于填充深沟、平坦化表面，多用于源极/漏极区或 STI 上方的 ILD 早期层次； 缺点是高温下容易扩散，需要使用阻挡层 |
| ULK | Ultra Low-k Dielectric Hydroxyl-Terminated Silicon Oxide |
含羟基（–OH）的硅氧超低介电常数材料 | 低k值（<2.5），用于 ILD 存在热稳定性，吸水性，机械强度等问题 需要有机修饰以兼顾性能和稳定性（如下） |
ULK（Ultra Low-k）材料根据其化学组成和结构特性，可以分为多种类型，主要包括你提到的 SiOH、SiCH₃、SiOC，它们往往是构成 ULK 的基础单元或修饰基团。
| 分类 | 说明 | 特点 | 用途 |
|---|---|---|---|
| SiOH-based | 含羟基的硅氧结构 | 极性强，易吸湿，不稳定 | 常作为前驱体，用于后续改性或形成多孔结构 |
| SiCH₃-based | 含甲基的硅氧结构 | 疏水性好，低k，较稳定 | 常用于修饰 SiOH，提升热/湿稳定性 |
| SiOC | 有机改性的硅氧烷（Silicon Oxycarbide） | 机械强度好，低k（~2.6-3.0） | 逻辑、RF 低k 工艺广泛使用 |
| SiOCH（Porous） | 多孔硅氧碳氢材料 | 超低k（<2.5），但机械差 | 最常见的 ULK 主力材料，应用于先进互连 |
| Porous SiCOH | 含孔的 Si–C–O–H 材料，工业常见命名 | k ~2.2–2.5 | 用气相沉积（CVD）后蚀刻形成空穴 |
| Organosilicate Glass (OSG) | 有机硅玻璃 | 基于 Si–O 网络，掺杂有机基团（如 CH₃） | 兼顾机械强度和低k，适合多层互连结构 |
¶ 8 先进工艺制程技术
由于暂时用不到，待完善
- 应变硅
- HKMG
- SOI
- FinFET and UTB-SOI