¶ 1 Basic Strategies
¶ 1.1 ESD Protection Approach
- ESD电流全走 ESD 器件，保护效果最好，那意味着 ESD 器件的面积会很大，而且会有很大的寄生电容/漏电；
- ESD 电流全走 电路，比如驱动管，LDO 功率管这种
- 另外一个是平衡的思路，ESD-Device 和 Protected-Device 都分担一部分；这背后有一个 Resistance-Area-Product 的 Rule：就是说要让普通的NMOS承担ESD电流的话，其W越大承受电流的能力就越强，串联保护的电阻就可以越小；对于一个给定的 ESD Clamp，其被保护的 R×W Product 是一个定值；
¶ 1.2 ESD Protection Scheme
¶ 1.2.1 Rail Based
Rail-Based是利用二极管的正向导通特性，将ESD电流先行从端口转移到Power Rail，再利用RC电路的频率触发特性，利用响应栅压开启BIG MOS，将Power Rail上的ESD电流通过MOS泄放。实现了Rail to Rail的ESD泄放。
¶ 1.2.2 PAD Based
Pad-Based (Local Power Clamp Based) 是利用寄生器件的反向击穿/正向导通特性，构建从Pad到Power Rail的双向ESD通路，在Pad端实现ESD泄放，所以Pad-Based策略属于电压触发。GGNMOS，SCR，二极管串，都属于Pad-Based型ESD防护器件。
¶ 2 Multi-Power ESD Protection
跨电压ESD设计的核心在于共轨，高压ESD电路和低压ESD电路间需要一条轨道作为低压与高压端口间的ESD泄放通道。
¶ 2.1 Common-GND-Multiple-VDD
同电压域内的ESD
- 同电压域内，IO1-IO2/IO2-IO1，有两条路径：通过Local-Clamp-Parasitic-Diode → VDD-Rail → Local-Power-Clamp；或者 Local-Clamp → GND-Rail → Local-Power-Diode;
- 同电压域内，IO-VDD，利用 Up-Local-Clamp-Parasitic-Diode 即可；VDD-GND，利用 Up-Local-Clamp 即可；IO-GND的正反打同理；
- VDD-GND，正打通过 Distributed-Rail-to-Rail-Clamp，反打通过 Distributed-Rail-to-Rail-Clamp-Parasitic-Diode 即可；
跨电源域，这里给出两个思路
- 一个是在 VDD(Lo)-GND(Lo) 之间放置 Power Rail Clamp，这样 VDD(Lo) - VDD(Hi) 的路径是经过这个 Low-Power-Clamp → Antiparallel-Diodes → Hight-Power-Clamp-Parasitic-Diode
- 另一种是通过 Antiparallel-Diodes，低压到高压只需要一个正向Diode，高压到低压需要多个覆盖压差的多个正向Diodes
¶ 2.2 Multiple-GND-Multiple-VDD
这里使用的工艺是 TSMC-0.18um-BCD-GEN3，DVDD=5.5V，DGND=0V，AGND具有最低电位可以到-2.75V，AGND可以到+2.75V，这里的关键点如下：
- DVDD-AGND 之间使用了 9V-ESD-Diode（其实是一个 PDK 中 Snapback BJT 器件），这样保证了工作的 8.25V的 Maximum Operation Voltage，又保证了 DVDD-AGND 正打时只需要通过1个PowerClamp;
- AVDD-DGND之间（不会超过工艺5V电压），放置了一个 GCNMOS-Power-Clamp（不会超过工艺5V电压），DGND与AGND之间放置了一个GCNMOS-Power-Clamp ；
- 在DGND-AGND之间，并没有放置 Antiparallell-Diodes，而是只保留了一个在正常工作时反偏的一个
- 对于 Digital Output / Analog Input，使用多个 MOS-R 并联的方式，降低 等效阻抗，实现 Ballasting
¶ 3 Chip Level Layout
¶ 3.1 ESD BUS
AD-RING 和 ESD-RING 绕着芯片去走，ESD-RING 比如 VDD 和 GND，可以一个走里里面一个走外面；VDD-GND 的 Power-Clamp 要均匀地分布在整个环上
对于ESD BUS，需要至少 20x Minimum metal Resolution，这只是个经验值，更重要的是保证 ESD RING 从一个 Corner 到另一个 Corner，其阻抗小于 2Ω；如果不能用单层金属实现，用多层电阻是，VIA要 as many as possible
¶ 3.2 ESD Cell Connection
ESD Cell 连接 IO 到 ESD-BUS，VIA的阻抗要做到1Ω以内，也就是图中的 RP+RG≤1Ω；另外注意不能同进同出，保证电流均匀地流过 Metal 整个 WIDTH
CDM Clamp的要放在被保护的器件附近，Rpa+Rpb<10Ω，Rpc<2Ω；如果要是增加了 RCDM，比如1KΩ的阻抗，则刚才的阻抗要求可以放宽到 5×；注意CDM电阻的连接至少保证 2 VIAs
¶ 3.3 PAD Spacing and Parasitic NPN
如果在同一个 PWELL/PSUB下有，相邻的 n+ 会形成寄生NPN，在ESD时间时，这个 unexpected NPN 触发 snapback 可能会越过 热失效点导致损坏，因此 PDK/Foundry 会有 Minimum PAD Spacing 的要求
