¶ 1 ESD Influence on Component
¶ 1.1 Passive Device
ESD 事件主要研究的对象是 ESD 电流，ESD 电流是造成问题的源头。ESD 电流有如下的特性
- 峰值电流超过1A
- 时间小于100ns 甚至更少
- 没有功率的概念可言，因为本质是一个电荷的泄放过程
- 在经过 ohmic resistance 的时候会产生非常大的 IR Drop
ESD 电流带来的影响是什么呢？分为以下四个方面
- Velocity saturation
- Voltage breakdown
- Non-uniform flow
- Oxide breakdown
¶ 1.1.1 Non-uniform Flow
下图，中间绿色的部分是 poly-gate，红丝的区域是 Diff，我们看到 Source 侧的 contact 离 channel 非常近，但是在 Drain 端的 contact 离 Channel 故意拉开了间距。这是要利用这里的电阻，强制电流均匀地从 channel 流过去，而不是集中在某一点流过去；避免 "hot" spots 过于集中，这种电阻平衡称之为 ballasting，以下这种版图的画法叫做 DCGS，Drain Contact Gate Spacing。需要注意的是在这个 space 区域不能有 silicide，因为 silicide 会降低阻抗，违背我们的预期的高阻。
¶ 1.1.2 Metal/Contact and Electromigration
Metal Path 和 Via/Contact 主要考虑的是 current density 的承载能力，避免造成 electromigration，我们需要对电阻和过孔有一个基本了解。文章中给出如下数据，这与 TSMC-180nm-Parasitic-Effects-Summary 中总结地差不多：
- Metal Path，68mΩ/sq
- VIA1~4，3.6Ω/via
- Contact，n+diff=10.4Ω/link，p+diff=10.5Ω/link，n+poly=12.4Ω/link，p+poly=12.6Ω/link
电迁移指的是，当导体中的电流密度 (current density) 太大时，载流子会与金属原子发生碰撞，导致金属原子发生位移，产生物理上的连接性上的损坏。比如 TSMC 0.18um 底层金属的 DC 电流要求是 1um 的线宽对于 1mA 的电流。而对于ESD的的要求，Allen 给出了 rule of thumb，ESD strees is fast transient and allows derating of electromigration limits by 40X。也就是说可以是40倍的DC电流密度要求。Allen 也提醒我们需要注意 contacts 和 vias。
¶ 1.1.3 Resistors
不同类型的电阻在面对大电流的时候有不同的表现
- Poly Resistor：Breakdown 发生在绝缘材料中；其 Resistance 能在高电流下仍然保持线性；
- Diffused Resistor：如果是轻参杂的 Diffused resistor，会有 velocity saturation 的问题
- n-well resistor：同样是 velocity saturation，在大电流下由于速度饱和会导致等效阻抗急剧提高，因此可以利用这个特性去作为限流电阻去串联使用，常态下阻抗很小，在大电流下阻抗非常高；
¶ 1.1.4 Capacitors
- 主要损坏发生在隔离的电介质层，由于ESD的瞬态特性，其ESD击穿电压会比DC电压要高一些；
- 所有的片上电容都需要考虑其ESD问题，包括PAD-Metal to Substrate 的这部分电容；
- 在ESD事件下，Pulse 开始的边沿（非常严谨），可以认为电容就是短路的
¶ 1.1.5 Diodes
正向偏置下，其具有非常强的导电特性，可以认为仅仅有0.025Ω @1A；此时电阻其实受限于 Metal / Contact 了，这这部分阻抗相对恒定；
反向偏置下，利用其雪崩击穿的特性，可以作为 Voltage Clamp（Low Current Only，并不能作为主要的电流泄放路径），在ESD时间下可以提高其 Breakdown Voltage，因为在ESD事件下其有较短的自加热时间。
¶ 1.2 Bipolar Junction Transistor
¶ 1.2.1 Snapback
如下图所示一个NPN，
- Base - Emitter 之间用一个可变电阻来表示，当电阻无穷大即开路时，那么开始雪崩击穿的电压为BVCEO（Base 开路时的 Breakdown Voltage VCE）；当电阻无穷小即短路时，雪崩击穿的电压为BVCES；
- VCE的电压逐渐增加时，会有一个漏电电流（Base 的电子被带正电的 Collector 吸引，形成漏电电流，认为是 ICBO）；
- 当这些电子获得足够高的能量后，可以撞击原子产生电子-空穴对（hole-electron pair），电子继续被带正电的 Collector 吸引，而空穴则会寻找最低电势点（Emitter），但是此时的空穴仍需克服一个PN正向结才能到达Emitter。同时也会有一个电子电流，在Base内的流动，由于Base时存在阻抗的，因此会产生一个正向电压。congcong
Snapback 本质上 BJT 工作模式的转换，以 Base-Emitter 短路为例，在VCE电压下，电流流向 Base。当 VCE 电压继续增大时到BVCES时，此时大量的 impact ionization 产生的 hole-electron pair 在上面的机制（IR）下让 VBE 的 PN 结正偏，此时电流将全部流向 Emitter。
¶ 1.2.2 BJT Under ESD
需要注意的是，CCB这个电容，无论是寄生的，还是故意增加的，回提供一个 dV/dt 的 IB 电流，这个电流回让 snapback 电压降降低
芯片中只要有 2个 n+diff 在公共的 pwell 里，就会产生就会产生寄生的 NPN，这个寄生的NPN如果发生 snapback，会让 Collector 到 Emitter 有巨大的电流，如果这个路径的阻抗不够均匀，让电流密度过于集中，可能会造成局部失效 local failure
¶ 1.2.3 调节雪崩击穿电压
针对trigger Voltage主要是调整反偏PN结的雪崩击穿电压。一种设计思路是改变两边的掺杂浓度：线性缓变结的反向击穿电压会高于突变结，浓度越低反向击穿电压越高。
- 要么改变P-sub浓度，在某些外延层工艺中衬底替换为P-eqi，
- 要么将N+放入Nwell中。通过这两种思路来改变结击穿电压
¶ 1.2.4 NMOS
NMOS 会的寄生三极管会产生和BJT类似的 Snapback 特性，其寄生图如下。
- 如果存在VGS电压，Collector -> Emitter 的电流将不仅从 bulk 中流过，还会从Channel 中流过；
- PMOS更难发生 snapback，因为 snapback 背后的机制是 HCI，是 Impact Ionization，NMOS 中的 electron 的 mobility 要比 hole 的 mobility 大得多，1350cm^2/Vs > 480 cm^/Vs，这意味着在同样的场强下，电子更容易被加速到高能量，电离率更高
- 给出了一个经验数值，5~10mA/um，因此要承受 1.5A 的 ESD Current，需要 width=300um
¶ 2 ESD Protection Devices
这一篇介绍一些常用的ESD器件
- Clamp 最重要的功能就是限制电压，通过电流时能够有 minimal voltage drop，Trigger 的电压/电流需要在被保护器件的损坏之前
- 需要保证 uniform current flow 避免 hot spot（避免电流过于集中）
- 在正常工作模式下需要尽量避免漏电以及尽量避免造成额外的寄生参数（更多时电容）
¶ 2.1 ESD Diode
工作在 Reverse Bias 状态，工作原理为 Zeners，反向非损坏的雪崩击穿，通常我们不会这么用，因为其电流泄放能力和电压钳位能力都远不如其它 ESD 器件；更普遍的用法是，主要是用于 Power-rail based 防护策略，主要是利用其正向导通能力，受限将 ESD 电流导向到 Power/GND Rail 后，再通过 Power-clamp 泄放。
在使用时需要注意以下两点
- 将寄生小的一侧作为 IO 口，可以使其对主电路的影响最小（比如n+pwell的 Diode，将n+接到IO上而非pwell，pwell去接电源）；下图所示的 p+nwell，p+有着较小的寄生电容。
- 需要保证 Uniform Current Flow
¶ 2.2 ESD Snapback Clamps
NMOS中的寄生NPN可以用来当作 Snapback Clamp，设计上需要注意的点是
- Drain Contact Gate Sapce，DCGS，这个用来保证电流的均匀流动
- Source to Well Space,SWS，这个用来控制 trigger 电压
- Gate to Source/Drain 可以有一些 RC 的 Coupling 器件，用来调节触发电压
相比左侧紧凑的 Compact Layout，多插入Body Contact，可以让各个 Finger 触发的电压更均匀。左侧的 layout，中间的 NPN bulk 电阻更大更容易触发，边缘的 bulk 电阻小更难触发。论文中给出了另一种思路，"Analysis on the Dependence of Layout Parameters on ESD Robustness of CMOS Device for Manufacturing in Deep-submicron CMOS Process" 中指出，可以通过提高 VGS，让其电流流动更均匀（这不是变相改变了触发电压么，让Gate主导而非Back-Gate主导，似乎并没有什么高明之处）。
关于均匀流动的版图上的基础，DCGS保证了单 Finger 的整个 Width 上的均匀流动；插入更多的 Body pick-up contact 保证了触发电压的一致；下面这个版图技巧保证了在多 Finger 之间的的电流一致
¶ 2.3 SCR Clamp
Silicon-Controlled Rectifier （硅控整流器）
- 其利用的结构是PNPN，有点类似于 Latch-up 的机理
- 直观理解是触发之前，betan × betap <1，但是触发后 betan× betap =1，电路会迅速地切换到高导通状态，high conductive state
- 其触发电压较高，通常需要额外的触发电路，通过向 Gate 注入电流，也可以令其导通
更好的解释来自于，微信公号，番茄ESD小站
如图所示为SCR的结构图与等效电路图。SCR中最主要的三个PN结已在图中标注。这三个异质结在器件中构成了两个寄生三极管NPN和PNP。
- NPN：阳极的N+—N-Well/P-sub/阴极的N+；
- PNP：阳极的P+/N-well/阴极的P+—P-sub。
当ESD电流由阳极流入阴极后，红色标注的N-Well/P-sub结会首先击穿，此时PNP的B-C结，NPN的C-B结都产生雪崩击穿，很快NPN和PNP在雪崩电流的作用下进入饱和区，反映到TLP曲线上便是Trigger Voltage。因为产生了雪崩电流，阳极N-Well的阱电阻会使得阳极与PNP基级产生电位差，从而加速了PNP的正向导通，同理雪崩电流经过P-sub的阱电阻产生的压降作用于NPN基级，加速NPN的正向导通。此时SCR内部导电机制会产生变化，漂移电流取代雪崩电流成为主要成分，反应到TLP曲线上便是发生了Snap-Back。而随着NPN的导通，漂移电流经阱电阻的压降也越大，PNP的基级电压越大，PNP进一步开启，由饱和区向正向放大区转变。反之，PNP的导通同样也能加速NPN的开启，NPN与PNP形成正反馈效应，直到两者稳定，反应到TLP上便是最后的Holding Voltage。直到SCR器件或者内部器件失效，反应到TLP上就是最后的二次击穿点，该点便决定了整个IC的防护等级。
相较GGNMOS，SCR具有较高的Trigger Voltage。这也是因为SCR需要两个阱之间形成雪崩击穿，而缓变结的雪崩击穿电压一般较高。同时SCR的Holding Voltage也相对较低，因为一旦SCR中寄生NPN和PNP开启后，他们之间便相互耦合，导致NPN和PNP只需要维持到很低的电压就能实现对ESD电流的泄放。现在业界对于这一现象还有一个比较直观的解释：寄生PNP和NPN在开启后都具有一定的放大能力，而NPN的基级电压被PNP进行放大，从而只需要很小的维持电压便能让NPN工作在正向放大区。
SCR优劣势
以下内容来自微信公号，番茄ESD小站
SCR 算是比较特殊的ESD器件，一方面因为其属于非常规器件，大部分情况下需要设计人员自己设计器件，这就会带来设计上的风险。另外便是其TLP曲线特征明显，拥有较高的Trigger Voltage和较低的Holding Voltage。较高的Trigger Voltage使得SCR难以触发，而较低的Holding Voltage使得SCR极易进入latch-up状态。所以SCR的Design Window 较难设计。但是较低的Holding Voltage也赋予SCR极强的泄放能力，同等HBM等级下SCR的面积远低于GCNMOS和GGNMOS，而且SCR相当于串联多个结电容，其寄生电容也远低于GCNMOS和GGNMOS，对于高速接口相当友好。目前学术界比较青睐于SCR结构，关于SCR的文章数目也比较多。SCR的潜力远比GGNMOS要高，目前针对SCR已经有MVTSCR（Medium Voltage Triggered SCR ）和LVTSCR（Low Voltage Triggered SCR ）还有 Dual SCR等比较成熟的改进结构。
SCR的版图要遵循对称性，因为ESD电流的趋肤效应，不对称结构可能造成阴阳级电流不均匀。SCR的版图最需要注意的就是各个有源区的间距和宽度，不同的间距和宽度能极大的改变SCR的性能参数。不同的版图参数会极大的影响SCR的防护性能。这种定制器件的版图设计很考验器件工程师的实力，同时需要对工艺流程格外熟悉。
P.E Allen 这里给出了 CMOS 工艺中的SCR结构，给出一种利用NMOS提供额外的注入电流以降低 Trigger 电压
¶ 2.4 Active Clamp
GCNMOS的工作原理与GGNMOS不同，GGNMOS是利用体寄生三极管的开启进行ESD静电流的泄放通路，而GCNMOS则利用了NMOS器件的沟道作为泄放通道。GCNMOS开启NMOS管的途径有两种：一种是利用静电频率作为触发条件，一种是利用静电压作为触发条件。
电压触发
正常工作情况下VDD—VSS的压差小于齐纳或二极管串的导通电压，此时NMOS的栅压为低压，NMOS关断。而当VDD上有ESD电流产生后，这部分电流会集聚在二极管串的阳极或齐纳管的阴极，直到电压足够导通器件。可以把ESD电流类比为水流，ESD电流始终要完成泄流，在泄流前会一直聚集产生电压，直到内部器件击穿产生通路或者ESD防护器件开启产生通路。利用这一特性调整齐纳管或二极管串的导通电压Von，使得VDD<Von<Vbreak down。使二极管开启的电压要大于正常工作电压，小于内部器件的失效电压。
频率触发
HBM的波形中0~10ns内会存在一个上升沿，到达峰值后，在150ns的时间内衰减至峰值的20%左右，整个ESD脉冲的持续时间大概为1us。因此前面的定时器的 RC=500ns 可以保证导通泄放时间为 1us。GCNMOS相较于GGNMOS的优点是可以有效减低寄生参数的影响，广泛应用于高速场合，但是其面积需求也大，并且不能应用于高压，负压等复杂场合。
¶ 2.5 Power-off Clamp
目前的GCNMOS电路中也会添加一个shut-down control 电路，实现芯片上电后断路或短路GCNMOS的作用。这也是和component ESD的设计思路相关，component ESD的防护场景也只是针对芯片在非使用下的静电。而没有shut-down control可能存在芯片上电后面对system ESD时GCNMOS开启的误触发情况。这个在 P.E. Allen 的讲义中称之为 Power-off Clamp
¶ 3 CDM Protection
CDM 是指芯片由于摩擦等机制，自己内部聚集了电荷，正向电场（内部高外部低）：
- NMOS中大量的空穴非平衡载流子从 PSUB 通过 N+ 流向外部，当栅极接地后，栅电容两侧就会集聚大量正电荷，这部分载流子会抬高两边的电势差，当电势差过高时栅电容就会被击穿。
- PMOS的机制相同，NWELL中会聚集大量的电子
- 封装对 CDM 的影响，电荷是聚集在封装上还是芯片的BULK这个说不清，当时封装尺寸越大，内部聚集的电荷越多；另外封装的寄生电感L对ESD电流的形态有比较大的影响；
对于一个IO端口，基本的防护策略为
- Primary ESD Protection Device 负责 HBM 保护；
- 串联电阻限制外部的HBM 电流进入芯片内部；
- Secondary ESD 负载 CDM 保护，因为 CDM 速度较快，且是由内部向外部放电。大尺寸的 HBM Protection Device 比较慢，因此用一些尺寸较小的 Device 快速泄放掉芯片内部的电荷
但是目前学术界对Pad-Based全片防护策略针对CDM的性能与机制产生了质疑。学者认为Pad-Based全片防护策略可能并不适合于CDM防护。Pad-Based电路结构无法有效对CDM进行防护，主要因为Pad-Based结构多利用寄生器件的反向击穿电压或者正向导通累积电压实现正常工作与ESD的区别，也就是Design Window的设置。而该类器件因为异质结，普遍具有较大的寄生电容参数，对高频CDM的开启响应缓慢，瞬态电压高，阻碍CDM泄放，很难实现令人满意的CDM保护效果。而Rail-based电路结构则是利用ESD的频率特性，只要Power Rail上的特征频率满足要求，MOS就会开启，通过MOS管的沟道实现ESD泄放。由于RC-detector电路具有特征频率的向下兼容性，RC电路能对HBM和CDM都产生响应。
¶ 4 TVS-二极管型瞬态抑制器
TVS管不是芯片内部的防护器件，是PCB级的，这里只是介绍一下。TVS管的核心就是一个经特殊工艺强化的大功率齐纳二极管，在大面积扩散PN结上做耐冲击电流和热设计优化，并且通过低感封装让其具备皮秒级的响应速度，大面积 PN 结，可分为单向型和双向型：
- 单向型 TVS：阳极接地，阴极接电路，在正向特性接近普通二极管导通，在反向时提供过压箝位
- 双向型 TVS：相当于两个反向并联的齐纳二极管，可以对称地吸收正、负极性浪涌。对称结构（对于双向型 TVS）保证正负电压都能快速响应
需要关注的典型参数以及性能指标如下
| 参数 | 说明 |
|---|---|
| 反向击穿电压 (VBR) | TVS 管开始导通箝位的电压值，超过此电压 TVS 被击穿导通，5V~220V，甚至可以到400V/600V |
| 最大钳位电压 (VC) | TVS 导通时在规定浪涌电流下能保持的最大输出电压 |
| 最大峰值脉冲电流 (IPP) | TVS 能承受的单次浪涌电流能力，通常以 8/20 μs 脉冲测试 |
| 额定工作电压 (VWM) | TVS 管在正常工作时能长期承受的最大反向电压，不会导通 |
| 漏电流 (IR) | 在额定工作电压下 TVS 的反向漏电流，通常非常小 |
| 响应时间 (TR) | 对瞬态事件的反应速度，TVS 的典型响应可达皮秒级 |
| 结电容 (CJ) | TVS 管在正常状态下的结电容，和信号线匹配有关，尤其对高速通信系统非常重要；普通 TVS（用于电源保护）：100 pF ~ 1000 pF; 高速低电容 TVS（比如 USB、HDMI、CAN 总线保护）：0.2 pF ~ 5 pF; |
| 功率 (PPP) | 表示 TVS 能吸收的浪涌功率（比如 400W、600W、1500W、5000W、10KW ） |
| 极性 | 单向 TVS 还是双向 TVS，根据电路需要选择 |