内容来自于 P.E.Allen 2015年的视频课程，ESD - An Analog Design Viewpoint
¶ 1 ESD Model
在P.E.Alen 的讲义中，将ESD的模型统一为如下的结构
- HBM 模型的典型参数是 C=100pF，L=0H，Rsource=1500Ω。需要关注地是其 Risetime以及最终Imax能升到多高。举例，2000V的ESD事件，会让Imax=1.3A；
- MM 模型的典型参数是 C=200pF，L=0.5nH，Rsource=100Ω。举例，500V的ESD事件，会让 Imax=5A；幸运的是，MM事件通常发生在FAB这样的可控环境下，减轻了电路设计的压力；
- CDM 模型的典型参数是 C=Cpackage，L=0.5nH，R=10~50Ω。举例，500V的ESD事件，会让Imax=10A；CDM是最快且电流最大的ESD事件，由于其是芯片对外部放电，所以 Corner Pin 更容易成为放电的路径。
下面这张图对比了三种模型的电流-事件形态
- 观察到 CMD Model 非常快，且电压最高；
- 观察到 MM Model 会同时出现长时间的正压和负压
¶ 2 TEST Standards
测试设备：HBM通常是手持的 ESD Gun 去测试；而CMD通常需要机台，将芯片充电后，再拿 Ground 探针去接触 CHIP 的 PIN 脚；
我们需要明确通过 ESD 测试的标准，一个非常简单快速的方法是通过 ESD 实验前后的漏电去判断，如下图所示，正常的IV曲线为 Normal Leakage，但是经历过 ESD 测试的芯片其 IV 曲线会发生变化，我们需要给出一个标准，也就是虚线的 Leakage Current Failure Criterion （通常在最大工作电压下的 Leakage Current）
ESD的测试过程，每个电压等级下打3片，对于每一片：（正电压一次 -> 负电压一次），重复这个过程3次。测试3次的原因在于，担心芯片由于内部节点被充电后存在浮空电压，导致下一次 ESD 事件失败；测试的标准来自于 QSS/JEDEC 标准，JTR001-01-12，对于多PIN的芯片，可以根据端口类型分组，比如将 Power Pin 用小于3Ω 的线连接起来当成一个PIN，再去进行两两之间的测试。
需要注意的是，对于ESD不能跳着打，需要每个等级逐渐打上去，原因是在于由于 dV/dt 的速度不一样，会导致芯片出现一个特定的失效窗口
在测试过程中，我们不希望由于加热等导致的二次击穿特性，影响芯片的测试结果。因此测试中需要控制芯片的温度，这样就引入了 TLP ( Transmission Line Pulse ) 的测试方法。下面这样图是关于 BJT 器件二次损坏的过程：纵坐标是 Collector 的电压和电流，横坐标是事件，开始电压瞬间升高，电流随之升高，但是中间维持住一段事件内，IV 乘积的功率导致芯片加热损坏，发生了 second breakdown, 从 IV 特性上看到此后电流增大而电压降低；
为了避免在测试过程中过多地加热被测设备，我们需要产生一个短暂的激励，通常为 0.2~5ns 的这样一个电压激励。这里就用到到了 Transmission Line 去产生这样的激励了。受限我们将 传输线 充电至 待测电压，然后将开关闭合，那么此时信号传向 termination resistor 后，将会产生 2倍 传输线波长的 Pulse 信号。这样通过控制传输线的长度，也就控制了激励的 Pulse duration。基本原理如此，这里明显设计到了RF传输线的基础理论， 是传输线的长度， 是光速， 是相对电阶常数， 是脉冲宽度：
其实这里还有一个问题，电压激励是产生了，但是如何捕捉2ns 电压激励产生的 2ns 电流 response呢？直接测量需要 10GS/s 采样速率的测量设备才能做到吧，探测传感器上，需要罗氏线圈（非接触测量，配合积分电路）或者使用磁阻传感器，这些问题有待进一步学习。
如下图，是一个 TLP 测试方法，我们看到了对应 ns 级别的电压和电流 pulse，最终得到了 DUT (Device Under Test) 的 IV 特性曲线。
